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Atividade
| 126567 - Projeto lógico e verificação de circuitos integrados |
| Período da turma: | 28/10/2024 a 08/11/2024
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| Descrição: | 40horas (10 períodos)
Conteúdo: • Introdução ao projeto de CIs digitais: histórico, fluxo de projeto básico, desafios • Linguagem de descrição de hardware Verilog: abstração de hardware digital • Propriedades de hardware: tempo, atraso e sinais • Construções e sintaxe do Verilog, simulável x sintetizável • Comandos bloqueantes (execução sequencial) e não-bloqueantes (execução concorrente) • Lógica sequencial: síncrona e assíncrona • Domínios multiclock • FIFOS (síncrona e assíncrona) e SRAMS • Máquina de estados finitos (Mealy e Moore): modelagem e codificação de estados • Verificação e plano de teste de verificação • Simulação, testbench, asserções • Cobertura de código e cobertura funcional, critério de completude • Universal Verification Methodology (UVM) • Verificação formal, checagem de modelo e de equivalência • Aceleração da simulação por hardware: prototipagem e emulação Bibliografia Básica: “Digital Design and Computer Architecture”, David M. Harris and Sara L. Harris, Walthan, MA: Morgan Kaufmann, 2013 “Digital Design: With an Introduction to the Verilog HDL, VHDL, and SystemVerilog”, M. Morris Mano, Michael D. Ciletti, Pearson 6e. 2017 “Digital VLSI Design with Verilog”. Williams, John Michael. Springer. 2014 “Digital Design: Principles and Practices”, John F. Wakerly, Pearson 5th edition, 2018 “Principles of VLSI RTL Design : A Practical Guide”. Churiwala, Sanjay; Garg, Sapan. Springer. 2011 “A Practical Guide to Adopting the Universal Verification Methodology (UVM)”. Rosenberg, S., Meade, K. A. (2013).. 2nd Edition “SystemVerilog for Verification: A Guide to Learning Testbench Language Features”. Spear, C., & Tumbush, G. (2012), Springer US |
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| Carga Horária: |
40 horas |
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| Tipo: | Obrigatória | ||||
| Vagas oferecidas: | 35 | ||||
| Ministrantes: |
Bruno Cavalcante de Souza Sanches |
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